TP Modul II : Percobaan 1 Kondisi 11

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja Rangkaian

5. Link Download

1. Kondisi [Kembali]

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=0, B5=don’t care, B6=clock

2. Gambar Rangkaian Simulasi [Kembali]

3. Video Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

• J-K Flip-Flop      

 Pada rangkaian J-K Flip-Flop di dalamnya juga terdapat R-S Flip-Flop, hal ini dikarenakan J-K Flip-Flop merupakan pengempangan dari R-S Flip Flop. Dimana sesuai dengan kondisi yang telah dipilih bahwasannya input masukan pada R berlogika 0 dan S berlogika 1, maka disini R-S Flip-Flop akan aktif karena R-S Flip-Flop bekerja pada aktif low dan mengakibatkan J dan K tidak aktif, maka apapun yang dilakukan pada input J dan K tidak akan mempengaruhi output dari rangkaian tersebut. Dapat terlihat pada output bahwasannya dengan input R=0 dan S=1 maka akan menghasilkan output Q berlogika  0, dan Q' berlogika 1

• D Flip-Flop        

          Pada rangkaian D Flip-Flop sesuai dengan kodisi yang telah dipilih B0 berlogika 0, dan B1 berlogika 1, maka yang bekerja adalah R-S Flip-Flopnya karna input yang masuk berlogika 0, jadi apapun yang dilakukan pada input masukan D  tidak akan mempengaruhi output dari rangkaiannya, jadi pada percobaan kami, didapatkan D nya itu berlogika 0, maka output yang dihasilkan yaitu Q nya berlogika 0, dan Q' berlogika 1, Jadi ini dinamakan kondisi reset.

5. Link Download [Kembali]

Download html: klik disini

Download File Rangkaian: klik disini

Download IC JK Flip-Flop: Klik disini

Download IC D Flip-Flop: Klik disini

Download SW-SPDT: Klik disini